大族激光振镜设置IO输出失败-大族激光按键说明
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1、FPGA Cyclone IV设置输出引脚IO电平为LVDS后,波形不对?
这个需要在你的工程中对管脚进行约束的，如果约束好了的话，你就需要检查自己硬件板上的FPGA电源和地整对了没？另外，管脚电平水平也不是随便可以满足的，具体看一下芯片资料吧。
虚焊很容易判断，FPGA io口设为高电平，用万用表测量电压，看看是否是高输出，如果不是，虚焊了。输出电平和具体FPGA的设置及外负载情况相关，如果输出悬空（无负载），如果楼主设成LVTTL的，并且VDDio电压给的3V，则高电平输出大约是1V，低电平约0.2V。如果设置为CMOS则高为3，低为0.0V。
standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3V TTL电平，那么此时整个bank上输出3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。
一般情况下，FPGA逻辑电平只有3V，5V的，8V只用于差分信号使用，你选的那个8V是SSTL电平，这个必须是差分信号的。因此报错。其实你根本不用费心去选，就是默认就可以了，具体I.O输出电平直接由你的VCCIO电压确定。
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